【EDA】Cadence、STARCの実設計フローで50％の低消費電力化を実現
米Cadence Design Systemsは6月8日、自社の設計プラットフォーム「Encounter」を用い、半導体理工学研究センター（STARC）の実設計フローで50％の低消費電力化に成功したと発表した。CadenceのデジタルIC設計プラットフォーム「Encounter 4.2」を用いることで、フロアプランニングや配置配線機能を含む実設計フロー「STARCAD-21 Cadence Flow Version 2.0」を構築したもの。すでに同フローを導入し、90nmプロセスの設計の短TAT化も実証しているという。